厚度困境
硅支撑半导体产业走过了六十年。通过不懈的工程努力——应变沟道、高k介电层、FinFET、全环栅纳米片——芯片制造商已将晶体管从微米级缩小到个位数纳米级。但物理极限正在逼近。当硅沟道厚度减薄至约5纳米以下时，量子限域效应会导致载流子迁移率退化，表面粗糙度散射成为主导因素，晶体管将不再像晶体管那样工作。短沟道效应——困扰超小尺寸器件的漏电流和阈值电压偏移——变得无法控制。
这并非推测性的担忧，而是台积电、英特尔、三星和IBM都在独立研究同一类替代材料的原因：过渡金属二硫族化合物（TMDs）。
TMDs是一类层状化合物，化学通式为MX₂，其中M为过渡金属（通常为钼或钨），X为硫族元素（硫、硒或碲）。在体相形态下，材料科学家对它们的认识已超过一个世纪——MoS₂自20世纪40年代起就被用作工业润滑剂。真正改变一切的是2011年的一项实验：研究人员从这类晶体上剥离出单分子层，并证明它可以作为晶体管沟道工作。
这项实验由Radisavljevic等人发表于Nature Nanotechnology，展示了单层MoS₂场效应晶体管在室温下开关电流比超过10⁸、电子迁移率约200 cm²/V·s的性能。按工业标准来看，该器件非常粗糙——采用机械剥离法制备，背栅结构也不会被任何晶圆厂采用。但它证明了一个概念，由此催生了上千个研究项目：一种仅0.65纳米厚的原子级超薄半导体，拥有具有技术应用价值的带隙，能够以出色的静电控制能力实现电流的开关操作。
十五年后，TMDs已不再是一种新奇事物。它们是半导体产业无法再回避的一个问题的共识答案：硅沟道之后，下一步是什么？
为什么选择TMDs，而非石墨烯？
石墨烯是第一种引起全球关注的二维材料，为Andre Geim和Konstantin Novoselov赢得了2010年诺贝尔物理学奖。但石墨烯在数字电子领域有一个致命缺陷：没有带隙。石墨烯晶体管无法完全关断。对于逻辑应用而言，无论怎样的工程手段都无法解决这一根本局限。
TMDs完全绕开了这个问题。单层MoS₂具有约1.8 eV的直接带隙——大于硅的1.12 eV。这种宽带隙意味着极低的关态漏电流，直接对应芯片更低的待机功耗。该材料家族的其他成员提供了一系列带隙选择：WS₂约2.0 eV，WSe₂约1.65 eV，MoSe₂约1.55 eV。设计者原则上可以为每种应用选择最佳材料——宽带隙TMD用于低功耗逻辑，窄带隙变体用于高速模拟电路。
半导体晶圆制造。TMD晶体管面临的核心挑战：将原子尺度的物理突破转化为在300mm晶圆上可靠运行的工艺流程。
但TMDs真正的优势不在于带隙，而在于厚度。单层TMD沟道仅三个原子厚：一个金属原子平面夹在两个硫族元素原子平面之间。这种极致的薄度使栅极电极能够对沟道实现近乎完美的静电控制。在晶体管物理学中，这由一个称为"自然长度"的参数来量化——即源极和漏极电场穿透进入沟道的距离。对于0.65 nm的MoS₂单层，该自然长度远小于任何可实现的硅沟道，这意味着TMD晶体管在理论上可以缩小到更短的栅极长度，短沟道效应才会变得棘手。
这就是核心命题：并非TMDs在所有指标上都优于硅，而是在硅无法继续缩放的地方，TMDs仍能继续。
材料图谱：关键性质
与晶体管应用相关的半导体TMDs共享一种共同的晶体结构——2H多型体，其中每层具有三角棱柱配位——但在电子性质上存在显著差异。以下是器件工程师需要关注的要点：
MoS₂仍然是研究最广泛的TMD。其单层带隙约1.8 eV（直接带隙），在体相形态下降至约1.29 eV（间接带隙）。实际器件中的室温电子迁移率范围为50–200 cm²/V·s，高度依赖于介电环境、衬底质量和接触电阻。理论计算预测本征声子限制迁移率约为400 cm²/V·s——这是研究人员仍在努力接近的上限。
WSe₂是p型（空穴导电）晶体管最有前景的候选材料。它表现出双极性输运特性，即可以同时传导电子和空穴，高质量样品中报道的空穴迁移率为100–200 cm²/V·s。这种双极性非常有价值：构建互补逻辑电路（CMOS）需要n型和p型两种晶体管。WSe₂有可能身兼两用，也可以与MoS₂配对构成互补方案。
WS₂在常见研究的TMDs中具有最宽的带隙（约2.0 eV），使其对超低功耗应用具有吸引力。它的抗氧化性也略优于MoS₂，这对于沟道表面暴露于环境条件的制造工艺而言是一个实际考量。
MoSe₂和MoTe₂位于带隙谱的低端（分别约1.55 eV和约1.0 eV），可提供较低的阈值电压，但代价是更高的漏电流。
一个关键的注意事项：这些迁移率值显著低于体硅电子迁移率的约1,400 cm²/V·s。TMD的支持者有理由认为这种比较具有误导性。当硅被减薄至可比尺度（低于5 nm）时，其有效迁移率会因表面粗糙度和量子限域效应而急剧下降。合理的比较应该是在TMD单层与超薄硅体之间进行，而在那种对比下TMD可以胜出。
介电环境：不仅仅是沟道的问题
过去十年的一个关键发现是，TMD器件的性能不仅取决于沟道本身，同样取决于沟道周围的环境。TMDs的原子级薄特性意味着界面处的电荷陷阱、衬底的远程声子散射以及被捕获的杂质都会对迁移率产生过大的影响。
六方氮化硼（h-BN）封装——将TMD夹在原子级平坦的h-BN层之间——已成为研究实验室的金标准。这种方法可将界面陷阱密度降低一到两个数量级，并可使场效应迁移率提高三倍。包括哥伦比亚大学和新加坡国立大学（NUS）在内的研究机构已证明，h-BN封装的MoS₂器件可接近本征声子限制迁移率。
问题在于：h-BN封装目前与大规模量产不兼容。在晶圆尺度上生长器件级h-BN本身就是一大挑战，转移和对准工艺也增加了成本和复杂性。对于量产而言，产业界可能需要开发CMOS兼容的替代方案——高质量ALD沉积的Al₂O₃或HfO₂介电层配合工程化界面。IMEC的二维材料项目已将此作为核心方向，探索无需h-BN即可降低界面陷阱密度的钝化策略。
二维材料的原子级表征。扫描透射电子显微镜和拉曼光谱等技术对于验证TMD薄膜的层数、晶体取向和缺陷密度至关重要。
制造难关
TMD晶体管的实验室演示现在常规性地展示出令人瞩目的指标——亚阈值摆幅接近热离子极限的60 mV/decade，开关比超过10⁸，以及可观的电流密度。挑战已从"我们能否制造出好的器件？“转变为"我们能否制造数十亿个？”
这一制造挑战可分解为三个相互关联的问题。
晶圆级完美晶体生长
TMD薄膜的主要工业制备路径是化学气相沉积（CVD），使用Mo(CO)₆或W(CO)₆等金属有机前驱体与H₂S等硫族源。在优化的衬底上——通常为c面蓝宝石——CVD可以生产连续的MoS₂薄膜，晶粒尺寸可达100微米，晶体取向偏差低于5度。
但"优化的衬底"这一表述掩盖了大量工作。要在整片300mm晶圆上实现均匀的单层覆盖，需要对温度（±0.5°C均匀性）、前驱体输送和成核密度进行极其精确的控制。台积电一直在积极研究面向sub-2nm技术节点的二维材料集成，其已发表的工作突显了实验室规模与量产规模CVD之间的差距。哪怕仅一个原子层的厚度变化就可使带隙偏移数百毫电子伏特，造成不可接受的器件间差异。
金属有机化学气相沉积（MOCVD）正在成为最有前景的量产技术，其前驱体控制能力优于传统CVD。但针对TMD优化的MOCVD设备仍然昂贵——据估计成本是同等硅外延设备的3–5倍——且与硅生态系统成熟工艺相比，产能较低。
接触电阻危机
如果说CVD生长是第一座大山，接触电阻就是第二座——而且可以说更为陡峭。当金属电极与TMD接触时，界面通常形成肖特基势垒而非欧姆接触。该势垒的大小在0.1至0.5 eV之间（取决于金属和TMD的种类），会阻碍电流流动，并主导器件总电阻——尤其是在短沟道晶体管中，沟道电阻本身很小的情况下。
半导体制造研究实验室内部。将二维材料从学术洁净室推向量产晶圆厂，需要同时解决接触电阻、生长均匀性和集成工艺等挑战。
根本问题在于费米能级钉扎：金属-TMD界面处的金属诱导间隙态将费米能级钉扎在带隙中部附近，与金属的功函数无关。硅技术中传统的接触工程手段——接触区域下方的重掺杂、硅化物形成——无法移植到二维材料上。
研究人员尝试了多种创新解决方案。相变工程将MoS₂接触区域的半导体2H相转化为金属性1T’相，在同一材料内部形成横向金属-半导体结。铋接触最初由中国的研究人员演示，利用独特的轨道相互作用避免了费米能级钉扎，已实现低于150 Ω·μm的接触电阻。转移金属接触——将金属沉积在单独的衬底上然后层压到TMD上——可以产生近乎理想的界面，但对量产而言不切实际。
IMEC探索了合金接触策略和边缘接触结构，即金属接触TMD层的暴露边缘而非顶部表面。边缘接触在原理上可提供更低的电阻，因为它直接接触过渡金属原子的导电d轨道，但会显著增加制造复杂性。
国际器件与系统路线图（IRDS）将低于100 Ω·μm的接触电阻确定为TMD晶体管具备竞争力的必要条件。已有多项实验室演示达到了这一目标；但尚无一项是在晶圆尺度上以量产兼容工艺实现的。
栅极堆叠集成
集成难题的最后一环是栅极介电层。TMDs呈现出与硅根本不同的表面化学特性：原始TMD的基面上没有悬挂键，这既是优点（无需处理原生氧化层），也是缺点（原子层沉积在惰性表面上难以成核）。
用于HfO₂和Al₂O₃等高k介电材料的标准ALD工艺需要表面官能团来启动生长。在TMD上，这通常意味着需要种子层（蒸镀金属氧化物、等离子体处理或分子播种）或改良的ALD化学过程。每种方法都引入了权衡：等离子体处理可能损伤TMD，种子层可能增加界面陷阱密度，改良的前驱体可能无法达到同等的薄膜质量。
英特尔已发表的研究探索了在MoS₂上进行Al₂O₃ ALD时基于臭氧的表面功能化处理，与传统热ALD相比，展示了降低的界面陷阱密度。但对于任何TMD栅极堆叠工艺而言，达到硅CMOS的界面质量标准——Dit低于10¹⁰ cm⁻² eV⁻¹——仍然遥不可及。
产业真实现状
区分已经实现的成果与尚未兑现的承诺非常重要。以下是一份诚实的评估：
已成为现实的：展示出具有竞争力性能指标的单器件验证。台积电、英特尔、三星和IMEC均拥有活跃的二维材料研究项目。IBM已在IEDM会议上展示了MoS₂晶体管。全球学术团队已发表了数千篇改进生长、接触和器件架构的论文。
尚未成为现实的：晶圆级TMD晶体管集成的良率和一致性达到硅CMOS水平。完整的TMD CMOS工艺（需要在同一衬底上同时实现高质量的n型和p型晶体管）。足够成熟的EDA工具和紧凑模型以支持电路设计。证明TMD晶体管满足商业产品所需10年工作寿命的可靠性数据。
最有可能的近期商业应用并非取代硅用于尖端逻辑。而是后道工序（BEOL）集成——在传统硅晶体管上方的金属互连层中构建TMD晶体管。由于TMD的CVD可以在相对低的温度下进行（某些工艺低至350°C），因此与后道工序兼容。这可以实现单片三维集成：底层为硅逻辑，上方堆叠基于TMD的存储器选择器、模拟电路或传感器元件。
台积电的研究已将这条BEOL路径作为二维材料的务实近期应用方向进行探索，有别于TMD沟道逻辑晶体管在前道直接与硅竞争的更长远目标。
更宏观的视角：意义何在
半导体产业对TMDs的兴趣并非出于学术好奇，而是由经济和物理驱动——具体来说，是全球7000亿美元半导体市场对持续晶体管微缩的依赖，以及硅微缩正在走向极限的物理现实。
如果TMDs成功——如果生长、接触和集成挑战能够在制造规模上得到解决——它们可以将晶体管微缩延续数个技术世代，或许意味着十年甚至更长时间的晶体管密度和能效持续提升。对于AI工作负载而言——其瓶颈越来越多地在于芯片功耗而非纯粹的晶体管数量——即使是晶体管漏电流的适度改善也可能具有变革意义。
如果TMDs失败，产业将面临更加碎片化的未来：在收益递减中持续优化硅工艺，辅以架构创新（小芯片、三维堆叠、新型计算范式）而非根本性的晶体管改进。
诚实的评估是，TMDs距离逻辑应用的量产还有约五到十五年的时间，具体取决于哪些问题最难解决。接触电阻挑战尤其顽固。但多家领先晶圆厂并行推进研究的广泛产业投入表明，这一赌注正被认真对待。
值得关注的信号
对于关注这一领域的读者，以下是指示TMDs进展是否顺利的标志性事件：
规模化接触电阻：当一家主要晶圆厂展示出在完整300mm晶圆上使用量产兼容金属实现低于100 Ω·μm的接触电阻时，商业化时间表将大幅加速。
BEOL演示芯片：首批在硅逻辑上方的后道层中用TMD晶体管构建的功能电路，很可能在未来几年内由台积电或IMEC推出。这些不会是商业产品，但将证明制造可行性。
CMOS配对：在同一衬底上集成互补n型（可能为MoS₂）和p型（可能为WSe₂）TMD晶体管并实现匹配性能的令人信服的演示，将成为分水岭时刻。
可靠性数据：不那么引人注目但至关重要的里程碑——TMD晶体管在代表商业使用条件的工况下通过标准鉴定测试（HTOL、NBTI、TDDB）。
TMDs与晶体管的故事，从根本上说，是关于人类能否通过制造更好的开关来继续构建更好计算机的故事。这是一个材料科学问题、制造问题和工程问题的集合体。物理学说它应该可行，工程学尚未达到要求。未来十年将决定这两个判断哪个占上风。
参考文献
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